p-Kanal Mosfet höhe der pnp-barriere

Question

Aufgabe - Der p-Kanal MOSFET:

Gegeben ist ein lateraler p-Kanal-MOSFET, wie er in jeder CMOS-Logikschaltung eines Computers vorkommt. Die Dotierstoffkonzentration im p-Gebiet (dem Kanal der Länge L) beträgt \( \mathrm{N}_{\mathrm{D}}=3 \cdot 10^{18} \mathrm{~cm}^{-3} \). In den beiden p-Gebieten (Drain und Source) beträgt die Dotierstoffkonzentration \( \mathrm{N}_{\mathrm{A}}=1 \cdot 10^{19} \mathrm{~cm}^{-3} \). Betrachtet wird der MOSFET bei Raumtemperatur im thermodynamischen Gleichgewicht ohne angelegte Gate- bzw. Source-Drain-Spannung \( \left(V_{G}=V_{D S}=0\right) \).

Eine Forderung in der modernen Halbleitertechnologie lautet, immer kleinere Transistoren herzustellen.

a) Erklären Sie kurz das Akronym „CMOS“, und fertigen Sie eine Skizze des p-Kanal-MOSFETs an, die die Ausbreitung der sich bildenden Raumladungszonen in Source, Kanal und Drain qualitativ richtig wiedergibt! Zeichnen Sie darunter den dazugehörigen Potentialverlauf \( \phi(x) \) und den Verlauf des elektrischen Feldes \( \varepsilon(\mathrm{X}) ! \) Berechnen Sie die Höhe \( \Phi_{0} \) der pnp-Barriere, die die Source-Löcher daran hindert, Richtung Drain zu fließen!

Problem/Ansatz:

Wie kann ich die Höhe der pnp Barriere ausrechnen?

Answer 1

Antwort mit KI erzeugt

CMOS Erklärung und Skizze eines p-Kanal-MOSFET

CMOS steht für "Complementary Metal-Oxide-Semiconductor". Es handelt sich um eine Technologie für die Konstruktion integrierter Schaltkreise (ICs), die in einer Vielzahl elektronischer Bauteile, von Mikroprozessoren bis zu Speicherchips, verwendet wird. CMOS-Technologie wird aufgrund ihres geringen Stromverbrauchs und ihrer hohen Dichte bevorzugt. In einer CMOS-Logik umfasst ein Paar von Transistoren jeweils einen n-Kanal MOSFET und einen p-Kanal MOSFET.

Eine detaillierte Skizze eines p-Kanal-MOSFETs würde den Transistor mit Source, Kanal und Drain in der p-Region zeigen, wobei das Gate oberhalb des Kanals und isoliert durch eine dünne Oxidschicht angeordnet ist. Die Raumladungszonen würden sich an den pn-Übergängen zwischen den p-dotierten Source/Drain-Gebieten und dem n-dotierten Kanal ausbreiten. Der Potentialverlauf und der Verlauf des elektrischen Feldes würden zeigen, wie das Gate-Potential den Kanal steuert, was aber ohne spezifische Daten schwierig genau darzustellen ist.

Höhe der pnp-Barriere berechnen

Die Höhe der pnp-Barriere (\(\Phi_{0}\)) bezieht sich in diesem Kontext auf die Potentialdifferenz, die benötigt wird, um die Löcher von der Source über den Kanal zum Drain in einem p-Kanal MOSFET zu bewegen. Für eine grundlegende Berechnung dieser Barriere können wir das Konzept der eingebauten Potentiale in pn-Übergängen heranziehen und verwenden die Formel:

\( \Phi_{0} = \frac{k_B T}{q} \ln\left(\frac{N_A N_D}{n_i^2}\right) \)

wobei:
- \(k_B\) die Boltzmann-Konstante (\(8,617 \times 10^{-5} eV/K\)),
- \(T\) die absolute Temperatur (Raumtemperatur, in der Regel \(298 K\)),
- \(q\) die Elementarladung (\(1,6 \times 10^{-19} C\)),
- \(N_A\) die Akzeptor-Dotierstoffkonzentration im p-Gebiet (Source),
- \(N_D\) die Donator-Dotierstoffkonzentration im n-Gebiet (Kanal),
- \(n_i\) die intrinsische Ladungsträgerkonzentration in Silizium bei Raumtemperatur (\(1,5 \times 10^{10} cm^{-3}\)).

Setzen wir die gegebenen Werte ein:

- \(N_A = 1 \times 10^{19} cm^{-3}\)
- \(N_D = 3 \times 10^{18} cm^{-3}\)
- \(T = 298 K\)
- \(n_i = 1,5 \times 10^{10} cm^{-3}\)

\( \Phi_{0} = \frac{8,617 \times 10^{-5} eV/K \times 298 K}{1,6 \times 10^{-19} C} \ln\left(\frac{1 \times 10^{19} cm^{-3} \times 3 \times 10^{18} cm^{-3}}{(1,5 \times 10^{10} cm^{-3})^2}\right) \)

\( \Phi_{0} = \frac{0,0259 V}{1,6 \times 10^{-19} C} \ln\left(\frac{3 \times 10^{37} cm^{-6}}{2,25 \times 10^{20} cm^{-6}}\right) \)

\( \Phi_{0} = \frac{0,0259 V}{1,6 \times 10^{-19} C} \ln\left(1,333 \times 10^{17}\right) \)

\( \Phi_{0} = 0,0259 V \cdot 39,14 \)

\( \Phi_{0} = 1,014 eV \)

So beträgt die Höhe der pnp-Barriere \(\Phi_{0}\) ungefähr \(1,014 eV\), die die Source-Löcher daran hindert, Richtung Drain zu fließen.